Vers Une Approche Unifi E Pour La Validation Et Le Test De Circuits Int Gr S Sp Cifi S En Vhdl
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Vers une approche unifiée pour la validation et le test de circuits intégrés spécifiés en VHDL
CETTE THESE A POUR OBJECTIF D'ELABORER UNE APPROCHE UNIFIEE POUR LA VALIDATION ET LE TEST DE CIRCUITS INTEGRES SPECIFIES AU NIVEAU FONCTIONNEL. DEUX MOTIVATIONS PRINCIPALES SONT A LA BASE DE CE TRAVAIL. D'UN COTE, LA COMPLEXITE CROISSANTE DES CIRCUITS D'ECHELLE TRES LARGE D'INTEGRATION (VLSI) REND LA GENERATION DES TESTS EN SE BASANT SUR DES MODELES DE FAUTES DE BAS NIVEAU (PAR EXEMPLE, LE NIVEAU LOGIQUE) TRES COUTEUSE. D'UN AUTRE COTE, LES PROGRES IMPORTANTS ACCOMPLIS DANS LE DOMAINE DE LA CONCEPTION ASSISTEE PAR ORDINATEUR (CAO) PERMETTENT ACTUELLEMENT DE SPECIFIER LES CIRCUITS AU NIVEAU FONCTIONNEL EN UTILISANT DES LANGAGES DEDIES TRES EVOLUES (PAR EXEMPLE, VHDL). L'APPROCHE PROPOSEE SE DEMARQUE DES METHODES DE GENERATION TRADITIONNELLES PUISQU'ELLE CONSIDERE QUE LES FAUTES ADAPTEES AU NIVEAU FONCTIONNEL SONT DES FAUTES LOGICIELLES. AINSI, CETTE THESE DEMONTRE QUE LE TEST PAR MUTATION, JUSQU'A PRESENT APPLIQUE UNIQUEMENT AU LOGICIEL, EST EGALEMENT EFFICACE AU NIVEAU MATERIEL. AU NIVEAU FONCTIONNEL, LE TEST PAR MUTATION CONSTITUE UNE METHODE DE VALIDATION EFFICACE ET SYSTEMATIQUE POUR DETECTER LES FAUTES DE CONCEPTION. IL GARANTIT UN ENSEMBLE DE CRITERES STANDARDS (PAR EXEMPLE, LA NORME IEEE-1008) TELS QUE LA COUVERTURE D'INSTRUCTIONS, DE BRANCHES, DE PREDICATS ET DE VALEURS EXTREMES. AU NIVEAU LOGIQUE, IL A ETE MONTRE QUE LE TEST PAR MUTATION (AVEC UNE BONNE ADAPTATION AU MATERIEL) EST EGALEMENT EFFICACE POUR DETECTER LES FAUTES MATERIEL. SUR UN ENSEMBLE DE CIRCUITS REPRESENTATIFS (COMBINATOIRES ET SEQUENTIELS), UNE COUVERTURE SUPERIEURE A 99% (EN MOYENNE) A ETE ASSURE SUR LES FAUTES LOGIQUES DE COLLAGE. AINSI, LE TEST PAR MUTATION PEUT ETRE A LA BASE D'UNE SOLUTION UNIQUE POUR TESTER LES CIRCUITS ELECTRONIQUES TOUT AU LONG DE LA CYCLE DE CONCEPTION.
UN ENVIRONNEMENT INTEGRE POUR LA VERIFICATION FORMELLE ET L'ANALYSE DES SYSTEMES DECRITS EN VHDL
DANS LE DOMAINE DE LA CONCEPTION DES SYSTEMES MATERIELS, LA VALIDATION A TOUTES LES ETAPES DU PROCESSUS DE CONCEPTION REVET UNE IMPORTANCE DE PLUS EN PLUS GRANDE, COMPTE TENU DE LA COMPLEXITE CROISSANTE DES CIRCUITS ET SYSTEMES. NOUS PROPOSONS DANS CETTE THESE, UNE METHODOLOGIE ET UN ENSEMBLE D'OUTILS AUTOMATIQUES POUR LA VERIFICATION DE SYSTEMES DECRITS EN LANGAGE VHDL. NOTRE APPROCHE REPOSE SUR UN MODELE FORMEL DE LA SEMANTIQUE DE VHDL. NOUS REDUISONS L'ANALYSE DU SYSTEME A SES ETATS OBSERVABLES, APPELES ETATS STABLES, ET DEFINISSONS LA SEMANTIQUE D'UN SOUS-ENSEMBLE DE VHDL EN TERMES DE RESEAUX DE PETRI INTERPRETES ET TEMPORISES (RPIT). UN PREMIER OUTIL APPELE VPN TRADUIT DES PROGRAMMES VHDL DANS CE MODELE FORMEL (RPIT). LE RESEAU DE PETRI OBTENU EST UN FORMALISME INTERMEDIAIRE PERMETTANT DE CONSTRUIRE UN SYSTEME DE TRANSITIONS CARACTERISANT LE COMPORTEMENT DU PROGRAMME VHDL. CE SYSTEME DE TRANSITIONS SERT DE SUPPORT A LA VERIFICATION SYMBOLIQUE DE PROPRIETES TEMPORELLES EXPRIMEES EN CTL D'UNE PART ET A MONTRER L'EQUIVALENCE COMPORTEMENTALE DE DEUX DESCRIPTIONS VHDL DIFFERENTES D'UN MEME SYSTEME D'AUTRE PART. UN ALGORITHME ADAPTE A LA CONSTRUCTION DE L'ENSEMBLE DES ETATS STABLES, BASE SUR LE CYCLE DE SIMULATION DE VHDL, EST PROPOSE, IMPLANTE ET COMPARE AVEC L'ALGORITHME CLASSIQUE DE TRAVERSEE SYMBOLIQUE DE L'ESPACE DES ETATS. UNE STRATEGIE DE REORDONNANCEMENT DYNAMIQUE CONTROLE PAR L'APPLICATION POUR LIMITER L'OCCUPATION EN MEMOIRE DES BDD EST PROPOSE. SON EFFICACITE EST DEMONTREE SUR UN ENSEMBLE DE PROBLEMES-TEST CONCRETS. DEUX OUTILS EXPLOITANT LE SYSTEME DE TRANSITIONS OBTENU SONT ENSUITE ETUDIES: L'OUTIL VMC, QUI PERMET DE FAIRE DE LA VERIFICATION SYMBOLIQUE DE MODELE SUR LES SYSTEMES DECRITS EN VHDL ; L'OUTIL PSM, QUI PERMET DE VERIFIER L'EQUIVALENCE COMPORTEMENTALE DE DEUX MACHINES A ETATS DECRITES EN VHDL. CERTAINS RESULTATS DE VERIFICATION SYMBOLIQUE, PRENANT EN COMPTE LA SEMANTIQUE VHDL, SUR DES EXEMPLES NON-TRIVIAUX (JUSQU'A 1600 LIGNES VHDL), SONT LES PREMIERS A ETRE PUBLIES. ENFIN, NOUS PROPOSONS UNE APPROCHE ORIGINALE DE RECONNAISSANCE DES ELEMENTS MEMORISANTS A PARTIR DES DESCRIPTIONS VHDL EN VUE DE LA SYNTHESE COMPORTEMENTALE. CONTRAIREMENT AUX OUTILS EXISTANTS, AUSSI BIEN ACADEMIQUES QUE COMMERCIAUX, NOUS N'IMPOSONS AUCUNE CONTRAINTE PARTICULIERE SUR LES STYLES DES DESCRIPTIONS. L'ENSEMBLE DES TRAVAUX DE CONCEPTION ET DE DEVELOPPEMENT DES OUTILS PRESENTES A DONNE LIEU A 8 ARTICLES, DONT 7 DEJA PARUS DANS DES ACTES DE CONFERENCES INTERNATIONALES
Validation de descriptions VHDL fondée sur des techniques issues du domaine du test de logiciels
L'objectif de cette dissertation est de développer une approche originale de validation de circuits digitaux complexes décrits dans le langage VHDL. Nous proposons de générer automatiquement, à partir d'une description VHDL comportemental au niveau algorithmique, les vecteurs de test à appliquer sur une description de niveau RTL. Nous présentons d'abord la validation de descriptions VHDL au niveau algorithmique dans le contexte général du processus de conception de circuits complexes. Ce type de description étant similaire à un programme, nous explorons les techniques utilisées dans le domaine du test de logiciels, notamment celles basées sur un critère de couverture. Nous présentons le critère du test structuré, qui est fondé sur l'utilisation du graphe de flot de contrôle du programme sous test, et de la complexité cyclomatique de McCabe comme index du nombre de chemins à tester. Nous présentons également l'algorithme de Poole qui permet de générer cet ensemble de chemins. Cependant, le langage VHDL possède des caractéristiques que l'on ne retrouve pas dans les langages de programmation traditionnels (notion de temps, interconnexions de " process " s'exécutant en parallèle, mécanisme de " retard delta "). Nous proposons donc une modélisation adéquate sous forme de graphes, permettant d'appliquer les techniques précédentes à des descriptions VHDL restreintes à un sous-ensemble prenant en compte un style de description algorithmique : un graphe de flot de contrôle, un graphe de modélisation de " process ", un graphe de dépendance. Nous exposons ensuite une méthodologie pour la génération de vecteurs de test à partir des chemins générés depuis ces graphes : application de l'algorithme de Poole sur la base de la complexité cyclomatique, analyse et modification éventuelle des chemins, génération et résolution des contraintes, extraction des vecteurs de test. L'approche est finalement illustrée par la réalisation du prototype logiciel GENESI qui nous a permis d'obtenir des résultats sur les " benchmark ITC'99 "