Application D Un Langage De Programmation De Type Flot De Donn Es La Synth Se Haut Niveau De Syst Me De Vision En Temps R El Sur Mat Riel Reconfigurable
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Application d'un langage de programmation de type flot de données à la synthèse haut-niveau de système de vision en temps-réel sur matériel reconfigurable
Les circuits reconfigurables de type FPGA (Field Programmable Gate Arrays) peuvent désormais surpasser les processeurs généralistes pour certaines applications offrant un fort degré de parallélisme intrinsèque. Ces circuits sont traditionnellement programmés en utilisant des langages de type HDL (Hardware Description Languages), comme Verilog et VHDL. L'usage de ces langages permet d'exploiter au mieux les performances offertes par ces circuits mais requiert des programmeurs une très bonne connaissance des techniques de conception numérique. Ce pré-requis limite fortement l'utilisation des FPGA par la communauté des concepteurs de logiciel en général. Afin de pallier cette limitation, un certain nombre d'outils de plus haut niveau ont été développés, tant dans le monde industriel qu'académique. Parmi les approches proposées, celles fondées sur une transformation plus ou moins automatique de langages de type C ou équivalent, largement utilisés dans le domaine logiciel, ont été les plus explorées. Malheureusement, ces approches ne permettent pas, en général, d'obtenir des performances comparables à celles issues d'une formulation directe avec un langage de type HDL, en raison, essentiellement, de l'incapacité de ces langages à exprimer le parallélisme intrinsèque des applications. Une solution possible à ce problème passe par un changement du modèle de programmation même. Dans le contexte qui est le notre, le modèle flot de données apparaît comme un bon candidat. Cette thèse explore donc l'adoption d'un modèle de programmation flot de données pour la programmation de circuits de type FPGA. Plus précisément, nous évaluons l'adéquation de CAPH, un langage orienté domaine (Domain Specific Language) à la description et à l'implantation sur FPGA d'application opérant à la volée des capteurs (stream processing applications). L'expressivité du langage et l'efficacité du code généré sont évaluées expérimentalement en utilisant un large spectre d'applications, allant du traitement d'images bas niveau (filtrage, convolution) à des applications de complexité réaliste telles que la détection de mouvement, l'étiquetage en composantes connexes ou l'encodage JPEG.
Computing with Spikes, Architecture, Properties and Implementation of Emerging Paradigms
Dans cette thèse, nous étudions à un niveau pratique comment nous pouvons réaliser des processus computationnels avec des potentiels d'action (spikes). Nous étudions le problème de la programmation d'un système dynamique modélisé comme un réseau de neurones, et nous considérons des implémentations en software et en hardware. Tout d'abord, nous révisons le modèle de réseau de neurones à temps discret introduit par Soula et al. (2006) et nommé ici BMS. L'intérêt d'utiliser ce modèle est dû à son habileté à reproduire des dynamiques assez riches (voir la section 1.2.4) et aussi permettre d'établir un lien direct entre le potentiel de la membrane et les impulsions de la neurone (spiking activity). En se basant sur une généralisation de ce modèle, nous proposons une méthode afin d'estimer d'une manière efficace les paramètres (les poids synaptiques à différents délais) d'un réseau de neurones à partir de l'observation de sa dynamique (train d'impulsions). L'idée est d'éviter le problème NP-complet qui se pose dès que nous considérons les poids synaptiques et les délais de transmission. Notre méthode permet de définir un système de programmation linéale à partir du modèle BMS et d'effectuer l'estimation des paramètres de manière polynomiale. Ensuite, nous introduisons un mécanisme de réservoir computing (réseau de neurones cachés) afin de faire une estimation plus robuste. Finalement, nous appliquons cette idée à l'implémentation de transformations entrée-sortie, où la méthode est capable d'apprendre les paramètres implicites correspondant à la fonction de transfert. Dans un second temps, nous travaillons au développement d'implémentations numériques permettant de valider nos algorithmes. De plus, nous faisons des contributions au niveau de la programmation de méthodes pour l'analyse de trains d'impulsions et la simulation de réseaux de neurones à impulsion. Nous co-développons une librairie numérique en C++, nommée EnaS et distribuée sous une licence gratuite CeCILL-C. Cette librairie est également compatible avec d'autres simulateurs et peut être utilisée comme un plugin. La dernière partie de la thèse se focalise sur les implémentations en hardware de modèles bio inspirés. Nous faisons le choix de regarder des technologies à bas coût basées sur les FPGA (réseau de portes programmables in situ) et les GPU (processeur graphique). Nous évaluons la réponse des implémentations en hardware des modèles de neurones du type intègre-et-tire quand ils sont soumis aux différents régimes d'activité neuronale. L'implémentation sur le FPGA a été accomplie en faisant une analyse sur la précision et sa performance a été comparée avec celle du GPU.
Ordonnancement de Systèmes Parallèles Temps-Réel
Les syst mes lectroniques poursuivent actuellement une intense volution. Il est possible de placer de plus en plus de composants sur une puce lectronique, et parall lement les nouvelles applications doivent traiter plus de signaux, sur lesquels plus de calculs doivent tre appliqu s, plus rapidement. Pour ma triser cette complexit grandissant exponentiellement, il est n cessaire de concevoir plus efficacement les syst mes sur puces. Nous proposons dans ce livre des outils et une m thodologie pour g rer plus efficacement le d veloppement logiciel et mat riel des syst mes parall les temps-r el. Un flot de conception pour syst mes-sur-puce (SoC) multi-processeurs, reposant sur UML et l'ing nierie dirig e par les mod les est pr sent . Puis nous pr sentons un nouveau niveau de simulation qui permet rapidement et tr s t t au cours du d veloppement d' valuer les performances d'un placement de donn es et de t ches sur une architecture. Dans une seconde partie de ce livre, nous proposons une approche permettant d'exploiter les syst mes multi-processeurs pour garantir les propri t s temps-r el d'applications parall les.