Une Methode De Test Des Circuits Integres Vlsi A Structure Pipeline Serie Et La Generation Automatique Des Vecteurs De Test

UNE METHODE DE TEST DES CIRCUITS INTEGRES VLSI A STRUCTURE PIPELINE SERIE ET LA GENERATION AUTOMATIQUE DES VECTEURS DE TEST

LE GENERATEUR AUTOMATIQUE DE VECTEURS DE TEST GENEVEC QUI EST PRESENTE DANS CETTE THESE, GENERE LES VECTEURS DE TEST DESTINES AU TEST EXHAUSTIF DU CIRCUIT INTEGRE VLSI DONT LA CONCEPTION EST FAITE A L'AIDE DES CELLULES PRECARACTERISEES. UN FICHIER DE DESCRIPTION DU TEST DU CIRCUIT EST FORME D'UN ENSEMBLE DE DONNEES LOGIQUES D'INTERCONNEXIONS ENTRE LES BLOCS DE BASE EXTRAITES A PARTIR DE LA DESCRIPTION "A PLAT" DU CIRCUIT A TESTER ET DE DONNEES FONCTIONNELLES SUR LES BLOCS DE BASE QUI CONSTITUENT LE CIRCUIT. LA GENERATION DES VECTEURS DE TEST EST EFFECTUEE D'APRES CES INFORMATIONS. CETTE ETUDE S'APPLIQUE AUX CIRCUITS INTEGRES A STRUCTURE PIPELINE SERIE. CES CIRCUITS SONT CONCUS A L'AIDE D'UNE BIBLIOTHEQUE DE CELLULES CMOS, EN UTILISANT LES OUTILS DE LA CHAINE DE CONCEPTION ASSISTEE PAR ORDINATEUR EMILIE. LA CHAINE DE CAO ETABLIT LA CONTINUITE DES SERVITUDES ET DES CHEMINS DE TEST. LA METHODE QUE NOUS PRESENTONS DANS CE TRAVAIL EST BASEE SUR LE TEST EXHAUSTIF DU CIRCUIT EN UTILISANT LES CHEMINS DE TEST ET EN APPLIQUANT LA METHODE LSSD. LE BUT FINAL EST D'ARRIVER A TESTER TOUTE LA PARTIE COMBINATOIRE DE CHAQUE CELLULE STANDARD, C'EST A DIRE APPROCHER TAUX DE COUVERTURE 100%

Bulletin signalétique des télécommunications

Test fonctionnel des circuits intégrés digitaux

L'objet de cette thèse est l'étude de deux méthodes de génération automatique de vecteurs de test pour les circuits intégrés digitaux. Après un rappel des problèmes actuels posés par le test des circuits VLSI (partie I), deux méthodes de génération automatique de vecteurs de test adressant deux types différents d'hypothèses de pannes sont présentées: une méthode heuristique de génération de vecteurs (partie II) et une méthode de test pseudo-exhaustif (partie III)