Transformations De Modeles Et Interoperabilite Dans La Conception De Systemes Heterogenes Sur Puce A Base D Ip
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Transformations de modèles et interopérabilité dans la conception de systèmes hétérogènes sur puce à base d'IP
Un système sur puce (SoC, pour« System on Chip ») est un circuit intégré qui comporte un ensemble de composants matériels (microprocesseurs, DSP, entrées/sorties ... ) connectés entre eux par des bus de communication et une couche logicielle (système d'exploitation temps réel et applicatif). La conception de tels systèmes repose de plus en plus sur la réutilisation de composants virtuels (IP, pour Intellectual property). Le concepteur utilise des IPs très souvent d'origines diverses ayant des modèles hétérogènes (différents niveaux d'abstraction : comportemental, RTL, etc.). Cette approche améliore le délai de mise sur le marché («time to market»), mais elle nécessite de la part du concepteur de nouvelles méthodes de conception. Gaspard propose une méthodologie basée sur l'Ingénierie Dirigée par les modèles (IDM) pour la conception des SoCs. Il vise l'utilisation de plusieurs plates-formes de simulation (Java, OpenMP, SystemC, VHDL, etc.) et différents niveaux d'abstraction (TLM, RTL, etc.). Les modèles des différentes plates-formes et niveaux d'abstraction sont générés dans Gaspard par transformations de modèles. L'hétérogénéité des plates-formes visées introduit un problème d'interopérabilité. Dans ce travail de thèse, nous proposons une démarche basée sur l'IDM pour répondre à ce besoin d'interopérabilité. Cette solution est élaborée en trois étapes. Dans un premier temps, nous introduisons la traçabilité dans les transformations de modèles; un modèle de trace est alors généré pendant les phases de transformations de modèles. Ce modèle de trace est ensuite utilisé en entrée d'une transformation pour générer un modèle de pont («bridge») d'interopérabilité. Enfin, la génération du code du pont d'interopérabilité est réalisée à partir du modèle de pont. Pour automatiser ce processus, nous avons défini un métamodèle de traçabilité et un métamodèle de pont d'interopérabilité. Les différentes opérations de transformations de modèles nécessaires ont également été décrites.
Méthodologie de conception automatique pour multiprocesseur sur puce hétérogène
ITRS Semiconductor roadmap projects that hundreds of processors will be needed for future generation multiprocessor system on chip (MPSOC) designs. Current research topics contain modelling of multiprocessors and adequate levels of abstraction (TLM, RTL), performance evaluation and design space exploration, verification and test trough simulation or emulation. Design productivity is one of the most important challenges, which is a relatively new and open research issue. We propose to improve design productivity by raising IP reuse level to small scale multiprocessor (SSM) IP and by combining fast extension techniques for system level design automation in the framework of multi-FPGA emulator. In the thesis, different state-of-art NoC and MPSoC design methodologies are analyzed and compared to better understand the design approaches and to overcome their shortcomings. Then a fully automatic multi-objective design workflow is proposed for network on chip (NoC) at TLM (Transaction Level Modeling) level. The timing and area criteria extracted from RTL level are explored but not limited using the TLM NoC models of NoCexplorer, tool from Arteris. A linear programming methodology is provided as a solution for the organization and dimensioning of eFPGA reconfigurable area to maximize the efficiency of network on chip mapping. The main contribution is the automatic design flow for large scale MPSoC design based on the reuse of SSM IP. Based on it, an automatic design flow is proposed for data parallel and pipelined signal processing applications on multiprocessor with NoC, using cryptographic application TDES (Triple Data Encryption Standard) as an example. High level synthesis tool is used to generate hardware accelerators, which are added to explore the tradeoff in area-performance while still privileging multiprocessor basis for the implementation. OCP-IP NoC benchmarks are executed on the generated 48-core and 672-core multi-processor for performance evaluation. All the work done in this thesis is the basis of “MPSOC explorer”, an ongoing industrial project for large scale MPSoC design exploration supported by European Union and French government.
Extraction de modèles pour la conception de systèmes sur puce
La conception des systèmes sur puce s’appuie souvent sur SystemC/C++ qui permet des descriptions architecturales et comportementales à différents niveaux d’abstraction. D’autres approches se tournent vers l’automatisation de l’assemblage de plates-formes dites virtuelles (format IP-Xact). L’utilisation des techniques de l’ingénierie des modèles est une voie plus récente avec des profils UML tels que MARTE. Dans cette thèse, nous étudions les possibilités de modélisation de ces différentes approches et les passerelles disponibles entre elles. Motivés par la disponibilité de modèles SystemC et opar les facilités offertes par MARTE, nous traitons de l’export des modèles SystemC. Au-delà de la simple conversion entre formats, nous décrivons la mise en œuvre d’une passerelle entre l’implémentation SystemC d’un design et sa version modèle dans le format IP-Xact. La représentation IP-Xact peut ensuite être de nouveau transformée en modèles MARTE par des outils déjà existants. Nous présentons les travaux connexes avant d’exposer notre vision et sa réalisation au travers de l’outil SCiPX (SystemC to IP-Xact). Dans un second temps, nous présentons plus en détail les possibilités permises par le profil UML-MARTE, son modèle de temps et le langage de spécifications de contraintes temporelles CCSL. Nous abordons les problèmes liés à la modélisation de protocoles à différents niveaux d’abstraction et plus spécialement ceux posés par le raffinement entre les niveaux TLM et RTL. Cette étude met en évidence des insuffisances de CCSL concernant la spécification des priorités. Nous proposons un enrichissement de CCSL pour lui permettre de manipuler ce concept de priorité.