Techniques De Multiplexage Pour Un Systeme D Emulation Et De Prototypage Rapide A Base De Fpga
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Techniques de multiplexage pour un système d'émulation et de prototypage rapide à base de FPGA
De nos jours, la complexité de la conception des circuits intégrés et du logiciel croit régulièrement, faisant croître le besoin de la vérification dans chaque étape du cycle de conception. Le prototypage matériel sur une plateforme multi-FPGA présente le meilleur compromis entre le temps de conception d'un circuit et le temps d'exécution d'une application par ce circuit. Pour l'implémenter sur cette plateforme, une opération de partitionnement est effectuée avant de créer des partitions capables de s'intégrer dans chaque FPGAPar conséquent, des signaux coupés à l'interface des partitions doivent passer d'un FPGA à un autre. Cependant, le nombre de traces physiques inter-FPGA est limité ce qui crée des problèmes de routabilité du circuit prototypé. Cette thèse touche surtout la partie post-partitionnement et s'intéresse au problème deroutage inter-FPGA. Ainsi, les principaux travaux de cette thèse sont les suivants :Dans un premier temps, nous nous intéressons au développement d'un générateur debenchmarks qui permet, à l'aide d'une description architecturale simple du benchmark, de générer un circuit modélisé avec le langage de description matérielle VHDL. Le générateur utilise un ensemble de composants ce qui donne aux benchmarks un aspect réel semblable à celui des circuits industriels. Ces circuits de tests nous serviront pour évalue rles performances des techniques développées dans cette thèse. Dans un deuxième temps, nous proposons de développer un outil spécifique qui intervient après le partitionnement pour prendre en compte la contrainte liée à la limitation du nombre d'interconnexion entre les FPGAs. Cet outil est basé sur une approcheitérative visant à réduire le taux de multiplexage (nombre de signaux qui partagent un seul _l physique). Le routage en lui même est assuré par l'algorithme de routage Pathfinder adapté. Cet algorithme servira comme point de départ pour les techniques de routage développées durant cette thèse. Des adaptations adéquates seront faites pour cibler un ré-seau de routage inter-FPGA. Dans une deuxième partie, nous essayons de déterminer la meilleure forme du signal à router (bi-points ou multi-points) ainsi que le graphe de routage utilisé. Pour cela, nous proposons des scénarios de test a_n de sélectionner les critères qui donnent la fréquence de fonctionnement la plus performante. Par la suite, nous présentons une description détaillée des IPs de multiplexage utilisés.Ces IPs sont insérés dans les parties émettrices et réceptrices d'un canal de communication. Ces IPs incluent des composants spécifiques appelés SERDES pour assurer la sérialisation/déserialisation des données à transmettre. L'insertion de ces composants peut créer des problèmes de routabilité intra-FPGA. Ainsi, dans une deuxième partie, nous proposons un algorithme de placement basé sur l'estimation de la congestion afin d'améliorer la routabilité du circuit.
METHODE ET OUTIL DE PROTOTYPAGE DE SYSTEMES INTEGRES SUR FPGAS
CETTE THESE EST CONSACREE AU PROTOTYPAGE DES CIRCUITS A LA DEMANDE SUR LES RESEAUX PROGRAMMABLES DE TYPE FPGA, ET NOTAMMENT, AU DEVELOPPEMENT DES STRATEGIES DE PARTITIONNEMENT DES CIRCUITS SUR LES FPGAS. L'EMULATION DES CIRCUITS BASEE SUR LES FPGAS EST DEVENUE TRES POPULAIRE DURANT LES DIX DERNIERES ANNEES. LES TECHNOLOGIES FPGA ONT FAIT UN PROGRES CONSIDERABLE EN CE QUI CONCERNE LEURS CAPACITES ET VITESSES. AUJOURD'HUI, ILS SONT CAPABLES D'IMPLEMENTER DES CIRCUITS DE L'ORDRE D'UN MILLION DE PORTES. LE PARTITIONNEMENT DEVIENT ALORS NECESSAIRE POUR DES CIRCUITS DE PLUSIEURS MILLIONS DE PORTES. CELA DEMANDE AUX METHODES DE PARTITIONNEMENT QU'ELLES SOIENT CAPABLES DE TARITER DES CIRCUITS DE TRES GRANDE TAILLE ET D'ASSURER UNE BONNE QUALITE DES RESULTATS. L'APPROCHE DE PARTITIONNEMENT DEVELOPPEE DANS CETTE THESE EST DIVISEE EN TROIS PARTIES MAJEURES. LE MECANISME D'OPTIMISATION DE BASE EST LA METHODE FPART, QUI EST BASEE SUR LES TECHNIQUES D'AMELIORATION ITERATIVE D'UNE NETLIST A PLAT. LES PRINCIPALES CARACTERISTIQUES DE CETTE METHODE SONT : UNE NOUVELLE FONCTION DE COUT BASEE SUR LA DISTANCE D'INFAISABILITE, AINSI QUE LES STRATEGIES D'EXPLORATION DE L'ESPACE DES SOLUTIONS PARTICULIEREMENT CHOISIES. ENSUITE, UNE METHODE DE PARTITIONNEMENT BASEE SUR LA HIERARCHIE DU CIRCUIT, HPART, A ETE PROPOSEE AFIN DE REDUIRE LA COMPLEXITE ET D'AMELIORER LA QUALITE DES RESULTATS. CETTE METHODE DEVELOPPE UNE STRATEGIE DE CLUSTERING A BASE DE LA MESURE DE ST-QUALITE. CES METHODES AUTOMATIQUES ONT ETE COMPLETEES PAR DES POSSIBILITES DE PARTITIONNEMENT MANUEL. LA METHODE FINALE, PARTITIONNEMENT MIXTE MANUEL/AUTOMATIQUE, EST IMPLEMENTEE DANS L'OUTIL PL-ARCHITECT QUI CONSTITUE LE RESULTAT PRINCIPAL DE CETTE THESE ET QUI PERMET DE CREER DES STRATEGIES DE PARTITIONNEMENT AVANCEES TRES SOUPLES ET D'ELABORER UN FLOT DE PARTITIONNEMENT SUR MESURE POUR DES TRES GRANDS CIRCUITS.
Conception d'un outil de prototypage rapide sur FPGA pour des applications de traitement d'images
Ce manuscrit présente les travaux menés pour proposer un flot de conception permettant d’implanter des processeurs RISP dans un circuit reprogrammable (FPGA). Après une description des différentes solutions envisageables pour réaliser des prototypes dans le domaine du traitement d’image, ce document décrit une méthode qui consiste à générer des modèles matériels de processeurs destinés au traitement d’images, avec des opérateurs taillés sur une application donnée. Un ensemble d’expérimentations utilisant des algorithmes courants permet d’évaluer les performances du flot de conception proposé. Le prototypage rapide d’un système biométrique sans contact, basé sur la reconnaissance de paumes a été aussi réalisé sur la plateforme de test.