Synth Se Des Interfaces De Communication Dans La Conception Des Syst Mes Monopuces
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Synthèse des interfaces de communication dans la conception des systèmes monopuces
L'intégration dans une seule puce de un ou plusieurs processeurs et de composants matériels spécifiques permet le développement de systèmes complexes appelés systèmes monopuce. L'accroissement de la complexité de ces systèmes fait de la maîtrise de leurs conceptions un défi à relever par les concepteurs. La réutilisation des composants dans ces systèmes est rendue difficile par leur hétérogénéité, notamment en terme de protocole et d'interface physique. Une solution est offerte par l'abstraction des communications entre les composants dans un modèle du système. Un flot de conception doit alors permettre de passer de cette représentation abstraite au circuit final dans lequel les composants du système sont connectés par des interfaces de communication à un réseau de communication. Les contributions apportées par cette thèse à cette méthodologie sont la définition d'un modèle de spécification des interfaces de communication basé sur un graphe de dépendances de services, ainsi qu'une méthodologie pour la génération automatique d'interfaces de communication pour les systèmes monopuces. Cette méthodologie a amené au développement d'un outil de génération automatique de ces interfaces. L'approche proposée a été validée à travers deux expérimentations : une interface en charge de la détection d'erreurs de transmissions et une interface avec un bus AMBA pour la réalisation de primitives MPI.
ARCHITECTURE GENERIQUE ET SYNTHESE DES COMMUNICATIONS POUR LA CONCEPTION CONJOINTE DE SYSTEMES EMBARQUES LOGICIEL/MATERIEL
LES PROGRES TECHNOLOGIQUES CONSTANTS DANS LES DOMAINES DES ASIC ET DES CURS DE PROCESSEURS PERMETTENT D'INTEGRER DES SYSTEMES EMBARQUES DE COMPLEXITE CROISSANTE AU SEIN D'UN MEME CIRCUIT. PAR AILLEURS, DEPUIS QUELQUES ANNEES L'UTILISATION DE SYSTEMES EMBARQUES DEVIENT REGULIERE DANS DE NOMBREUX DOMAINES D'APPLICATION. LEURS IMPLEMENTATIONS NECESSITENT GENERALEMENT LA MISE EN UVRE DE COMPOSANTS HETEROGENES ET LA VERIFICATION DE CONTRAINTES DE CONCEPTION SEVERES (E.G., SURFACE, PERFORMANCE, CONSOMMATION). DE PLUS, LES EXIGENCES DES UTILISATEURS ENTRAINE LA DIMINUTION DES DUREES DE VIE DE CES SYSTEMES EMBARQUES. AINSI, L'IMPORTANCE DE LA CONCEPTION CONJOINTE LOGICIEL/MATERIEL CROIT FORTEMENT AFIN D'AIDER LES CONCEPTEURS A RESPECTER LES CONTRAINTES DE TIME TO MARKET. LA CONCEPTION DES INTERFACES DE COMMUNICATION ENTRE LES COMPOSANTS LOGICIELS ET MATERIELS DE L'ARCHITECTURE GARANTISSANT DES TRANSFERTS DE DONNEES ET DE CONTROLE CORRECTS EST PARTICULIEREMENT LONGUE ET DIFFICILE. AINSI, SUR LA BASE D'UNE ARCHITECTURE GENERIQUE DEDIEE AUX APPLICATIONS EMBARQUEES DE TELECOMMUNICATION ET DE MULTIMEDIA, NOUS PROPOSONS UNE METHODE DE SYNTHESE DES COMMUNICATIONS QUI REALISE LA CARACTERISATION ET L'IMPLEMENTATION DES COMMUNICATIONS DANS L'ARCHITECTURE FINALE. CETTE METHODE PREND PLACE APRES LES ETAPES DE PARTITIONNEMENT ET D'ORDONNANCEMENT ET PEUT CONSTITUER LES FONDEMENTS D'UNE APPROCHE DE CONCEPTION CONDUISANT A L'INTEGRATION LOGICIEL ET MATERIEL D'APPLICATIONS DE TRAITEMENT DU SIGNAL.
Synthèse automatique d'interfaces de communication matérielles pour la conception d'applications du domaine du traitement du signal
Les applications du traitement du signal (TDSI) sont maintenant largement utilisées dans des domaines variés allant de l’automobile aux communications sans fils, en passant par les applications multimédias et les télécommunications. La complexité croissante des algorithmes implémentés, et l’augmentation continue des volumes de données et des débits applicatifs, requièrent souvent la conception d’accélérateurs matériels dédiés. Aujourd’hui, le coût de ces systèmes en terme d’éléments mémorisant est très élevé; les concepteurs cherchent donc a minimiser la taille de ces tampons afin de réduire la consommation et la surface total du circuit, tout en cherchant à en optimiser les performances. Sur cette problématique globale, nous nous intéressons à l’optimisation des interfaces de communication entre composants. Nous proposons une méthodologie de conception permettant de générer automatiquement un adaptateur de communication (interface) nommé Space-Time AdapteR (STAR). Notre flot de conception prend en entrée (1) des diagrammes temporels représentants les contraintes de communication de composants virtuels IP ou (2) une description en langage C d’une règle de brassage de données (par exemple une règle d’entrelacement pour Turbo-Codes) et des contraintes utilisateur (débit, latence, parallélisme...) ou (3) un ensemble de CDFGs ordonnés et assignés dans le cadre de la synthèse haut niveau de système multi-modes. Ce flot formalise ensuite ces contraintes de communication sous la forme d’un Graphe de Compatibilité des Ressources Multi-Modes (MMRCG) qui permet une exploration efficace de l'espace des solutions architecturales afin de générer un composant STAR en VHDL de niveau transfert de registre (RTL) utilisé pour la synthèse logique. L’approche repose sur un modèle architectural original et le flot de synthèse dédié basé sur un ensemble de propriétés et de transformations du graphe. Le flot de conception est basé sur quatre outils : StarTor et StarDFG qui génèrent les contraintes de communication (à partir d’un fichier C ou d’un DFG, et de contraintes utilisateur) qui seront utilisées par l’outil de synthèse STARGene. Enfin, StarBench génère un banc de test basé sur les contraintes de communication et permet de valider les architectures générées en comparant les résultats de simulation de l’architecture avec la spécification fonctionnelle. Afin de valider l’approche proposée, un ensemble d’expérimentations ont été réalisées sur des applications de traitement du signal et de l’image. La première expérimentation illustre les possibilités d’exploration architecturale pour l’optimisation du composant STAR sur l’approche « intégration de composants virtuels » : ce dernier réalise l’adaptation des échanges de données entre la transformée en ondelettes et la quantification de MPEG-2. La seconde expérimentation concerne la génération d’un composant de brassage de données (entrelaceur pour l’Ultra Wide Band). L’entrelaceur a trois modes de fonctionnement selon la longueur de la trame à entrelacer (300, 600 et 1200 bits). Les architectures STAR pour chaque mode de fonctionnement sont comparées avec une architecture de référence, générée par l’équipe FTM-HLS de STMicroelectonics à l’aide d’un outil de synthèse de haut niveau du commerce. La troisième expérimentation teste la génération d’architectures multi modes en intégrant dans le même chemin de données des combinaisons de différents algorithmes : FIR, FFT et DCT. Les résultats sont comparés d’une part avec le circuit résultant d’une synthèse séparée des différentes applications et d’autre part les architectures multi modes synthétisées avec l’approche SPACTMR de l’université de Purdue.