Processeur De Signal Digital A Architecture Parallele Implemente En Fpga Application A Un Systeme De Surveillance A Domicile Des Nourrissons A Risque De Msn
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PROCESSEUR DE SIGNAL DIGITAL A ARCHITECTURE PARALLELE IMPLEMENTE EN FPGA. APPLICATION A UN SYSTEME DE SURVEILLANCE A DOMICILE DES NOURRISSONS A RISQUE DE MSN
L'OBJECTIF DE CE MEMOIRE EST LA CONTRIBUTION A LA REALISATION D'UN SYSTEME DE MONITORAGE A DOMICILE D'AIDE A LA RECHERCHE SUR LA MORT SUBITE DU NOURRISSON. DANS CE CADRE IL S'AGIT DE DEVELOPPER UN MONITEUR AMBULATOIRE INTELLIGENT DE SUIVI DU NOURRISSON INTEGRANT DES FONCTIONNALITES DE SURVEILLANCE CARDIO-RESPIRATOIRE ET D'ENREGISTREMENT DES PARAMETRES D'ENVIRONNEMENT A DES FINS DE TRAITEMENT ULTERIEUR. APRES AVOIR IDENTIFIE TOUS LES PARAMETRES D'INTERET MAJEUR, ET CONCU AUTOUR DES CAPTEURS UNE CHAINE DE MISE EN FORME DES SIGNAUX ET D'ACQUISITION, NOUS AVONS DEVELOPPE UN PROCESSUR DE SIGNAL DIGITAL INTELLIGENT CAPABLE DE GERER L'ACQUISITION, DE TRAITER EN TEMPS-REEL TOUS LES SIGNAUX ET DE TRANSMETTRE LES DONNEES VIA UNE LIAISON RS232 VERS UN SYSTEME D'ARCHIVAGE. L'ARCHITECTURE PARALLELE DU VSP A ETE IMPLEMENTEE DANS UN RESEAU DE PORTES REPROGRAMMABLES DE TYPE FGPA. LE PROTOTYPE ACTUEL PEUT ETRE L'OBJET D'UN TRANSFERT DE TECHNOLOGIE EN VUE D'UNE INDUSTRIALISATION
Réseau de capteurs dense pour un micro-incubateur à base d'un système embarqué FPGA
Author: Mathieu Gagnon (Auteur de Réseau de capteurs dense pour un micro-incubateur à base d'un système embarqué FPGA)
language: fr
Publisher:
Release Date: 2021
La culture cellulaire in vitro a toujours motivé les scientifiques pour découvrir de nouveaux médicaments, explorer de nouvelles thérapies et pour mieux comprendre la biologie cellulaire. Cependant, la culture cellulaire requiert un environnement très bien contrôlé, d'où l'émergence des incubateurs cellulaires commerciaux. Ceci dit, la recherche scientifique requiert l'observation en continu du développement cellulaire dans un environnement contrôlé. Bien que plusieurs approches soient disponibles afin de miniaturiser des instruments pour les intégrer dans un incubateur, peu d'approches ont été abordées avec succès pour miniaturiser un micro-incubateur et l'intégrer dans des systèmes de contrôle. Ainsi, le parallélisme présent dans un système à base de FPGA ajouté à la puissance de calcul des processeurs motive l'intégration d'un système de contrôle de micro-incubateur sur une même puce. La volonté de miniaturiser et d'intégrer plusieurs sous-systèmes de contrôle dans un même système embarqué motive d'autant plus l'utilisation d'une architecture Zynq UltraScale+. Ces travaux de recherche permettent d'intégrer le contrôle d'un micro-incubateur sur une architecture Zynq UltraScale+, de développer une interface graphique conviviale permettant l'observation et le contrôle d'un système de micro-incubateur et, finalement, de tester et valider le fonctionnement de l'implémentation des différents sous-systèmes de contrôle du micro-incubateur. Le développement des éléments de contrôle du micro-incubateur s'effectue à l'aide des outils de Xilinx. Ceux-ci permettent de développer le code VHDL, le code des processeurs temps réels et de compiler un système d'exploitation Linux personnalisé. L'interface graphique est développée avec l'outil QtCreator et intégrée sur le système d'exploitation Linux. Une carte de développement Ultra96 et des cartes électroniques connexes permettent de valider le fonctionnement de l'implémentation du contrôle du micro-incubateur. Toutes les composantes du contrôle du micro-incubateur sont validées en simulation VHDL, intégrées sur la carte Ultra96 et testées. L'interface graphique développée sur le système d'exploitation Linux communique de manière efficace avec les processeurs temps réels afin de permettre le contrôle et l'observation des différents sous-systèmes.
Méthode de conception rapide d’architecture massivement parallèle sur puce
Les travaux présentés dans cette thèse s’inscrivent dans le cadre des recherches menés sur la conception et implémentation des systèmes sur puce à hautes performances afin d’accélérer et faciliter la conception ainsi que la mise en œuvre des applications de traitement systématique à parallélisme de données massif. Nous définissons dans ce travail un système SIMD massivement parallèle sur puce nommé mppSoC : massively parallel processing System on Chip. Ce système est générique et paramétrique pour s’adapter à l’application. Nous proposons une démarche de conception rapide et modulaire pour mppSoC. Cette conception se base sur un assemblage de composants ou IPs. À cette fin, une bibliothèque mppSoCLib est mise en place. Le concepteur pourra directement choisir les composants nécessaires et définir les paramètres du système afin de construire une configuration SIMD répondant à ses besoins. Une chaîne de génération automatisée a été développée. Cette chaîne permet la génération automatique du code VHDL d’une configuration mppSoC modélisée à haut niveau d’abstraction (UML). Le code VHDL produit est directement simulable et synthétisable sur FPGA. Cette chaîne autorise la définition à un haut niveau d’abstraction d’une configuration adéquate à une application donnée. À partir de la simulation du code généré automatiquement, nous pouvons modifier la configuration dans une démarche d’exploration pour le moment semi-automatique. Nous validons mppSoC dans un contexte applicatif réel de traitement vidéo à base de FPGA. Dans ce même contexte, une comparaison entre mppSoC et d’autres systèmes montre les performances suffisantes et l’efficacité de mppSoC.