Implantation D Un Reseau Lvq Sur Une Architecture Reconfigurable
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Implantation d'un réseau LVQ sur une architecture reconfigurable
Author: Marwa Labidi
language: fr
Publisher: Editions Universitaires Europeennes
Release Date: 2015-03-03
Notre manuscrit se place dans le cadre de l'optimisation algorithmique et architecturale des algorithmes neuronaux. En fait, notre objectif est de proposer une approche de conception d'architecture dediee en temps reel, integrant entre autres une etape d'optimisation automatique de l'implantation d'un reseau de neurones. L'idee est d'adopter une approche de prototypage d'implantation sur circuits reconfigurables des reseaux de neurones a apprentissage supervise Learning Vector Quantization LVQ tout en essayant de garder le fonctionnement parallele des neurones artificiels. Afin d'atteindre notre objectif, la mise en uvre de cette demarche est assure par l'outil de developpement Altium Designer et la NanoBoard 3000 integrant un FPGA de la famille Xilinx XC3S1400AN.
ARCHITECTURE RECONFIGURABLE
LE TRAITEMENT BAS NIVEAU D'IMAGES (TBNI), EST TRES EXIGEANT EN PUISSANCE DE CALCUL, MAIS EN MEME TEMPS LA PLUPART DES ALGORITHMES DE TBNI POSSEDENT DIFFERENTS PARALLELISME, ET PLUS ESSENTIELLEMENT UN PARALLELISME DE DONNEES. UNE MACHINE DE TYPE VON NEUMANN N'EST PAS TRES ADAPTEE POUR EXPLOITER TOUS CES PARALLELISMES. LA SOLUTION MULTI PROCESSEURS PRESENTE UN COUT ET UN DEVELOPPEMENT IMPORTANT, QUANT A LA SOLUTION CIRCUITS SPECIFIQUES, ELLE N'APPORTE PAS LA SOUPLESSE D'ADAPTATION REQUISE PAR CES ALGORITHMES. DANS CE TRAVAIL NOUS PROPOSONS UNE ARCHITECTURE RECONFIGURABLE A BASE DE COMPOSANTS FPGAS, SOLUTION QUI APPORTE LA FLEXIBILITE ET LA PUISSANCE DE CALCUL NECESSAIRE A L'IMPLANTATION DES ALGORITHMES DE TBNI, TOUT EN GARANTISSANT UN COUT ET UN ENCOMBREMENT RAISONNABLE. A TRAVERS PLUSIEURS EXEMPLES, NOUS AVONS DEMONTRE LA FAISABILITE DE NOTRE ARCHITECTURE ET SA CAPACITE A S'ADAPTER A UNE PANOPLIE D'ALGORITHMES DE TBNI. NOUS AVONS IMPLANTE DES ALGORITHMES DE FILTRAGE : SOBEL, KIRSCH, NAGAO, LES FILTRES DE DERICHE RECURSIF ET SA VERSION NON RECURSIVE, AINSI QU'UN ENSEMBLE DE METHODES DE SEGMENTATION : APPROCHE FRONTIERE, LA LIGNE DE PARTAGE DES EAUX ET DES OPERATEURS TOPOLOGIQUES. LA TOPOLOGIE DE L'ARCHITECTURE EST RECONFIGURABLE, AFIN D'OBTENIR LA MEILLEURE IMPLANTATION DE L'ALGORITHME. NOUS MONTRONS COMMENT SES ELEMENTS, C'EST A DIRE, LA MEMOIRE, LE RESEAU D'INTERCONNEXION ET LES UNITES DE CALCUL SONT CONCUS AFIN D'ETRE MODIFIES POUR ADAPTER L'ARCHITECTURE A L'ALGORITHME. LES UNITES DE CALCUL, LE CONTROLE DE LA MEMOIRE ET LE RESEAU D'INTERCONNEXION SONT DIRECTEMENT IMPLANTES DANS LES FPGAS. LE SYSTEME DE MEMORISATION FOURNIT DIFFERENTS LARGEURS DE DONNEES ET TYPES D'ACCES. IL COMPREND UNE MEMOIRE PARTAGEE, ET CHAQUE UNITE DE CALCUL DISPOSE D'UNE MEMOIRE LOCALE. L'ARCHITECTURE EST ORGANISEE SUR PLUSIEURS CARTES ET S'INTERFACE SELON DIFFERENTS STANDARDS DE BUS (PCI, VME, ) AVEC UN ORDINATEUR HOTE.
Proposition d'une architecture de réseau d'interconnexion à reconfiguration dynamique et asynchrone
Dans une machine sans mémoire commune, les processeurs communiquent par échanges de messages via des liaisons point à point. Les machines à connectique fixé utilisent des liaisons permanentes organisées selon un graphe d'interconnexion régulier tel qu'une grille ou un hypercube. Les messages qui ne bénéficient pas d'une liaison directe doivent être routes de voisin en voisin jusqu'à leur destination. Le routage de ces messages pose des problèmes de conflits et d'interblocages, ce qui réduit fortement la bande passante du réseau. Dans ce type de stratégie de communication, la distance entre 2 processeurs n'est pas identique et dépend de la topologie du réseau, cela introduit des problèmes de placement des tâches, c'est-à-dire placer les tâches très communicantes sur des processeurs adjacents. Or un placement optimal est très difficile à mettre en oeuvre étant donné la nature non déterministe des programmes. Une solution à ces problèmes est donnée par des machines à réseau reconfigurable. Les connexions du réseau sont modifiées pour s'adapter le mieux possible au graphe des tâches. Nous avons dans le cadre du projet arp défini une machine à réseau reconfigurable fonctionnant en mode asynchrone dynamique : une liaison ne sera créée ou détruite qu'en fonction des requêtes des processeurs, et la modification d'une liaison n'affecte pas les communications en cours. Les accès au réseau sont gérés par coopération entre les unités de communication associées à chaque processeur, par ailleurs nous avons adopté une approche modulaire dans le but de construire une machine facilement extensible à la demande. Des contraintes physiques limitent la taille du système, mais nous envisageons d'étendre le système à 2 dimensions : chaque processeur accède alors à 2 réseaux reconfigurables distincts ce qui permet d'augmenter quadratiquement le nombre de processeurs