Architecture Reconfigurable Dynamiquement A Grain Fin Pour Le Support D Un Systeme D Exploitation Temps Reel
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Architecture reconfigurable dynamiquement a grain fin pour le support d'un système d'exploitation temps réel
Les applications pressenties dans le futur partagent quatre caractéristiques majeures. Elles nécessitent une capacité de calcul accrue, nécessitent la prise en compte du temps réel, représentent un pas important en terme de complexité en comparaison avec les applications d'aujourd'hui, et devront être capables de supporter la nature dynamique du monde réel.Une architecture reconfigurable dynamiquement à grain fin (FGDRA) peut être vue comme une nouvelle évolution des FPGA d'aujourd'hui, visant à supporter des applications temps réel à la fois complexes et fortement dynamiques, tout en fournissant une puissance de calcul potentielle comparable due à la possibilité d'optimiser l'architecture applicative à un niveau de granularité très fin. Pour rendre ce type d'architecture utilisable pour les développeurs applicatifs, la complexité doit être abstraite par le biais d'un système d'exploitation et d'une suite d'outils adéquats. Cette combinaison formera une bonne solution pour supporter les applications du futur.Cette thèse présente une architecture de FGDRA innovante appelée OLLAF. Cette architecture répond à la fois aux aspect techniques liés à la reconfiguration dynamique, et aux problèmes pratiques des développeurs applicatifs. L'ensemble de l'architecture est conçue pour fonctionner en symbiose avec un système d'exploitation.Les études présentées sont plus particulièrement axées sur les mécanismes de gestion des tâches matérielles dans un système préemptif.Nous présentons d'abord nos travaux essayant d'implémenter de tels mécanismes en utilisant des FPGA existant et montrons que ces architectures existantes doivent évoluer pour pouvoir supporter efficacement un système d'exploitation dans un contexte temps réel hautement dynamique.L'architecture OLLAF est expliquée en mettant l'accent sur les mécanismes de gestion des tâches matérielles.Nous présentons ensuite deux études qui prouvent que cette approche constitue un gain important en comparaison avec les plates-formes existantes en terme d'overhead du au système d'exploitation et ce même dans des cas où la reconfiguration dynamique n'est utilisée que pour le partage de la ressource de calcul. Pour les cas temps réel fortement dynamiques, nous avons montré que non seulement cela permet de diminuer l'overhead, mais l'architecture OLLAF permet également de supporter des cas qui ne peuvent pas être envisagés avec les composants actuels.
Méthodologie de conception d'architectures reconfigurables dynamiquement pour des applications temps-réel
Author: François Duhem (auteur d'une thèse intitulée Méthodologie de conception d'architectures reconfigurables dynamiquement pour des applications temps-réel)
language: fr
Publisher:
Release Date: 2012
La reconfiguration dynamique des FPGA, malgré des caractéristiques intéressantes, peine à s’installer dans l’industrie principalement pour deux raisons. Tout d’abord, les performances du contrôleur natif développé par Xilinx sont faibles et pourront résulter en un rapport entre le temps de reconfiguration et la période de la tâche trop importante pour une implémentation dynamique. Ensuite, le développement d’une application reconfigurable dynamiquement demande un effort plus conséquent, notamment concernant l’ordonnancement des tâches. Il est en effet impossible d’évaluer une architecture et/ou un algorithme d’ordonnancement pour vérifier si l’application respectera bien ses contraintes de temps avant la phase d’implémentation. Cette thèse s’inscrit dans ce contexte et propose des solutions aux problématiques énoncées précédemment. Dans un premier temps, nous présenterons FaRM, un contrôleur de reconfiguration dynamique capable d’atteindre les limites théoriques de la technologie grâce à un algorithme de compression efficient et une architecture optimisée. Ensuite, nous présenterons RecoSim, un simulateur d’architectures reconfigurables en SystemC modélisant à un haut niveau d’abstraction un tel système. Basé sur un modèle de coût du temps de reconfiguration avec FaRM, RecoSim permet notamment le développement et l’évaluation d’algorithmes d’ordonnancement, qui sont des éléments clés des architectures temps-réel. Finalement, nous montrerons comment ces premières contributions sont utilisées au sein de FoRTReSS, un flot d’exploration d’architectures intégré avec les outils de développement Xilinx. Ces travaux ont été effectués dans le cadre du projet ANR ARDMAHN.
Architectures reconfigurables dynamiquement
Le travail effectué dans cette thèse concerne l'implantation temps réel d'opérateurs de détection et d'estimation de mouvement sur FPGA reconfigurables dynamiquement. Le détecteur de mouvement que nous avons étudié est basé sur les champs de Markov ; il présente un grain de calcul variable et son caractère récursif a longtemps constitué un frein à son implantation temps réel. Nous avons proposé des solutions pour rompre cette récursion et avons suggéré deux types d'implantations sur architectures reconfigurables à grain fin : l'une dynamique évaluée sur le FPGA AT40K40 d'Atmel et l'autre statique implantée sur les FPGA XC4000 et Virtex de Xilinx. Nous avons pour chacune de ces solutions détaillé l'organisation et la gestion des données en mémoire. Les estimateurs de mouvement que nous avons abordés sont basés sur la méthode d'appariement de blocs. La difficulté de l'implantation temps réel de l'estimateur de mouvement à recherche exhaustive provient principalement de la grande quantité de données à traiter ; nous avons évalué différentes solutions visant à réduire le nombre d'opérations à faire ou le nombre de données à traiter, et avons montré la faisabilité de leurs implantations temps réel sur des circuits reconfigurables à grain fin de type AT40K40. Pour l'ensemble des algorithmes étudiés, nous avons proposé un découpage en configurations prenant en compte des contraintes liées aux ressources de calcul disponibles, au taux de parallélisme possible, à la bande passante mémoire, et aux dépendances de données entre configurations successives. Ces opérateurs viennent enrichir la bibliothèque d'IP en cours de construction pour le projet Ardoise (Architecture reconfigurable dynamiquement orientée image et signal embarquée) et peuvent s'utiliser comme éléments de base pour d'autres applications comme la compression vidéo.