Adequation Algorithme Architecture Et Modele De Programmation Pour L Implementation D Algorithmes De Traitement Du Signal Et De L Image Sur Cluster Multi Gpu
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Adéquation Algorithme Architecture et modèle de programmation pour l'implémentation d'algorithmes de traitement du signal et de l'image sur cluster multi-GPU
Initialement con ̧cu pour d ́echarger le CPU des tˆaches de rendu graphique, le GPU estdevenu une architecture massivement parall`ele adapt ́ee au traitement de donn ́ees volumineuses.Alors qu'il occupe une part de march ́e importante dans le Calcul Haute Performance, uned ́emarche d'Ad ́equation Algorithme Architecture est n ́eanmoins requise pour impl ́ementerefficacement un algorithme sur GPU.La contribution de cette th`ese est double. Dans un premier temps, nous pr ́esentons legain significatif apport ́e par l'impl ́ementation optimis ́ee d'un algorithme de granulom ́etrie(l'ordre de grandeur passe de l'heure `a la minute pour un volume de 10243 voxels). Un mod`eleanalytique permettant d' ́etablir les variations de performance de l'application de granulom ́etriesur GPU a ́egalement ́et ́e d ́efini et pourrait ˆetre ́etendu `a d'autres algorithmes r ́eguliers.Dans un second temps, un outil facilitant le d ́eploiement d'applications de Traitementdu Signal et de l'Image sur cluster multi-GPU a ́et ́e d ́evelopp ́e. Pour cela, le champ d'actiondu programmeur est r ́eduit au d ́ecoupage du programme en tˆaches et `a leur mapping sur les ́el ́ements de calcul (GPP ou GPU). L'am ́elioration notable du d ́ebit sortant d'une applicationstreaming de calcul de carte de saillence visuelle a d ́emontr ́e l'efficacit ́e de notre outil pourl'impl ́ementation d'une solution sur cluster multi-GPU. Afin de permettre un ́equilibrage decharge dynamique, une m ́ethode de migration de tˆaches a ́egalement ́et ́e incorpor ́ee `a l'outil.
ANALYSE ET SYNTHESE D'ARCHITECTURES EN TRAITEMENT DU SIGNAL ET D'IMAGES
LA COMPLEXITE TOUJOURS CROISSANTE DES ALGORITHMES DE TRAITEMENT DU SIGNAL ET D'IMAGES OBLIGE LE CONCEPTEUR DE SYSTEMES NUMERIQUES A CONSIDERER UNE NOUVELLE METHODE DE TRAVAIL, SURTOUT DEPUIS L'UTILISATION DU PARALLELISME POUR REPONDRE AUX CONTRAINTES DE TEMPS REEL. LA MATERIALISATION AUTOMATIQUE D'UN COMPOSANT OU D'UN SYSTEME EST SUPPORTEE PAR DEUX FAMILLES D'OUTILS DE CAO EN ARCHITECTURE: L'AIDE A LA CONCEPTION ET LA SYNTHESE. NOUS ETUDIONS ICI DEUX VOIES COMPLEMENTAIRES QUI ADOPTENT UNE APPROCHE METHODOLOGIQUE DE LA CONCEPTION DES ARCHITECTURES PARALLELES ET QUI REPONDENT AUX PROBLEMES CONTRADICTOIRES DE TEMPS DE CALCUL IMPOSE ET DE MINIMISATION DE COUT. NOUS DEFINISSONS UNE METHODE D'ANALYSE DES SYSTEMES MULTIPROCESSEURS (MIMD A MEMOIRE DISTRIBUEE) PERMETTANT DE PREVOIR L'EFFICACITE ET LE TEMPS DE CALCUL DE L'IMPLEMENTATION D'UN ALGORITHME PARALLELISE PAR PARTAGE DE DONNEES. CETTE METHODOLOGIE EST BASEE SUR UNE MODELISATION FINE DE L'ARCHITECTURE (PROCESSEUR, RESEAU) ET DU COMPORTEMENT DE L'ALGORITHME. CES MODELES TIENNENT COMPTE DES PERFORMANCES DES UNITES FONCTIONNELLES DU PROCESSEUR ELEMENTAIRE ET PERMETTENT D'OBTENIR DES ERREURS DE PREVISIONS TRES FAIBLES. NOUS ETUDIONS EGALEMENT LE CAS DE LA SYNTHESE D'ARCHITECTURES DEDIEES AU TRAITEMENT DU SIGNAL SOUS CONTRAINTES DE TEMPS REEL. LES TRAITEMENTS A REALISER SONT DECRITS A L'AIDE D'UN LANGAGE DE HAUT NIVEAU ET SONT IMPLEMENTES A PARTIR D'UNE BIBLIOTHEQUE FORMELLE D'OPERATEURS. LA SYNTHESE ABOUTIT A LA GENERATION D'UNE ARCHITECTURE A CONTROLE PIPELINE QUI SUIT UN MODELE DE CUR DE PROCESSEUR DE TRAITEMENT DU SIGNAL. CETTE ARCHITECTURE EST DECRITE POUR S'INTERFACER AVEC DES OUTILS DE SYNTHESE LOGIQUE EN VUE DE SON INTEGRATION DANS UN ASIC. ENFIN NOUS ETUDIONS LA CONCEPTION D'ARCHITECTURES HETEROGENES DEDIEES EN ASSOCIANT LA FLEXIBILITE DES SYSTEMES MULTIPROCESSEURS ET LA RAPIDITE DE CALCUL D'UN ASIC. LA DEFINITION DES DEUX METHODES DE CONCEPTION PRECEDENTES PERMET D'ABOUTIR A UNE MODELISATION DE CE TYPE DE MACHINE ET A UNE ETUDE PREVISIONNELLE DE SON COMPORTEMENT VIS-A-VIS D'UNE APPLICATION, AFIN D'OPTIMISER L'ADEQUATION ENTRE L'ALGORITHME ET L'ARCHITECTURE SOUS CONTRAINTES DE TEMPS REEL ET DE COUT MINIMUM
CONTRIBUTION A L'IMPLANTATION OPTIMISEE D'ALGORITHMES BAS NIVEAU DE TRAITEMENT DU SIGNAL ET DES IMAGES SUR DES ARCHITECTURES MONO-FPGA A L'AIDE D'UNE METHODOLOGIE D'ADEQUATION ALGORITHME ARCHITECTURE
CE TRAVAIL DECRIT UNE METHODOLOGIE D'IMPLANTATION OPTIMISEE D'ALGORITHMES BAS NIVEAU DE TRAITEMENT DU SIGNAL ET DES IMAGES SUR DES ARCHITECTURES MONO-FPGA A L'AIDE D'UNE METHODOLOGIE D'ADEQUATION ALGORITHME ARCHITECTURE, INTEGRANT LA SYNTHESE DES CHEMINS DE DONNEES ET DE CONTROLE DANS UN MODELE UNIFIE. CES ALGORITHMES SONT CARACTERISES PAR UNE GRANDE REGULARITE ET PAR LA REPETITION D'UN MOTIF. POUR LES SPECIFIER, NOUS AVONS CHOISI UN MODELE DE GRAPHES FACTORISES DE DEPENDANCES DE DONNEES, PUISQUE SA SEMANTIQUE EST TRES APPROPRIEE A LEUR DESCRIPTION COMPORTEMENTALE. UNE SPECIFICATION FACTORISEE PEUT AVOIR DIFFERENTES IMPLANTATIONS MATERIELLES PLUS OU MOINS DEFACTORISEES. POURTANT, NOUS NOUS SOMMES INTERESSES A UNE IMPLANTATION QUI RESPECTE LES CONTRAINTES TEMPORELLES TOUT EN MINIMISANT L'AUGMENTATION DES RESSOURCES MATERIELLES DUE A LA DEFACTORISATION. NOUS SOMMES FACE A UN PROBLEME D'OPTIMISATION SOUS CONTRAINTES, QUI EST UN PROBLEME NP-COMPLET. POUR LE RESOUDRE DANS UN TEMPS ACCEPTABLE, NOUS FAISONS APPEL A UNE HEURISTIQUE DE DEFACTORISATION. POUR GUIDER CETTE HEURISTIQUE, NOUS AVONS DEVELOPPE UNE METHODE DE CARACTERISATION MATERIELLE DES SOMMETS DU GRAPHE ALGORITHMIQUE ET UNE METHODE D'ESTIMATION DE SURFACE ET DE LATENCE. CELA EVITE LA NECESSITE D'EFFECTUER UN CYCLE COMPLET DE CONCEPTION (SPECIFICATION, OPTIMISATION, IMPLANTATION, CODAGE, SYNTHESE, SIMULATION ET ESTIMATION) POUR CHAQUE IMPLANTATION POSSIBLE. L'IMPLANTATION EST OBTENUE PAR TRADUCTION DIRECTE DE LA SPECIFICATION, EN REMPLACANT LES SOMMETS DU GFDD PAR LES OPERATEURS QUI LES IMPLANTENT. LES MECANISMES DE SYNCHRONISATION DES OPERATEURS SYNCHRONES SONT OBTENUS A PARTIR DE L'ANALYSE DES RELATIONS ENTRE LES SOMMETS DE FACTORISATION DU GRAPHE ALGORITHMIQUE. UN CODE VHDL STRUCTUREL SYNTHETISABLE PEUT ETRE PRODUIT A PARTIR DU SCHEMA LOGIQUE REPRESENTE PAR LE GRAPHE MATERIEL. CE CODE VHDL SERA FOURNI A DES OUTILS DE CAO QUI EFFECTUERONT LA GENERATION DES NETLISTS NECESSAIRES A LA CONFIGURATION DES FPGA.